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FPGA設(shè)計優(yōu)化及方案改進
在FPGA設(shè)計中，必須首先明確HDL源代碼編寫非常重要;不同綜合工具包含的綜合子集不同致使有些HDL語句在某些綜合工具中不能綜合;同一邏輯功能可用不同HDL語句進行描述，但占用資源卻可能差別很大。同時應(yīng)當深刻理解并發(fā)性是硬件描述語言與普通高級語言的根本區(qū)別，因而設(shè)計硬件電路不能受傳統(tǒng)順序執(zhí)行思維的束縛。
此外，我們應(yīng)當清楚速度優(yōu)化與面積優(yōu)化在FPGA設(shè)計中占有重要地位。對于大多數(shù)數(shù)字系統(tǒng)設(shè)計而言，速度常常是第一要求，但FPGA結(jié)構(gòu)特性、綜合工具性能、系統(tǒng)電路構(gòu)成、PCB制版情況及HDL代碼表述都會對工作速度產(chǎn)生重要影響。我們通過在電路結(jié)構(gòu)設(shè)計中采用設(shè)計、寄存器配平、關(guān)鍵路徑法可以進行速度優(yōu)化。
(1)流水線設(shè)計
流水線(Pipelining)技術(shù)在速度優(yōu)化中相當流行，它能顯著提高系統(tǒng)設(shè)計的運行速度上限，在現(xiàn)代微、數(shù)字信號處理器、MCU、高速數(shù)字系統(tǒng)設(shè)計中都離不開流水線技術(shù)。圖4與圖5是流水線設(shè)計的典型圖示，其中圖4未使用流水線設(shè)計，圖5采用了2級流水線設(shè)計，在設(shè)計中將延時較大的組合邏輯塊切割成兩塊延時大致相等的組合邏輯塊，并在這兩個邏輯塊中插入了觸發(fā)器，即滿足以下關(guān)系式：Ta=T1+T2，T1≈T2。通過分析可知，圖4中Fmax≈1/Ta;圖5中流水線第1級最高工作頻率Fmax1≈1/T1，流水線第2級最高工作頻率Fmax2≈1/T2≈1/T1，總設(shè)計最高頻率為Fmax≈Fmax1≈Fmax2≈1/T1，因此圖5設(shè)計速度較圖4提升了近一倍。
(2)寄存器配平(Register Balancing)
寄存器配平是通過配平寄存器之間的組合延時邏輯塊來實現(xiàn)速度優(yōu)化，兩個組合邏輯塊延時差別過大，導致設(shè)計總體工作頻率Fmax取決于T1，即最大的延時模塊，從而使設(shè)計整體性能受限。通過對圖7設(shè)計進行改進，將延時較大的組合邏輯1的部分邏輯轉(zhuǎn)移到組合邏輯2中，成為圖8結(jié)構(gòu)，以減小延時T1，使t1≈t2，且滿足T1+T2=t1+t2。寄存器配平后的圖8結(jié)構(gòu)中Fmax≈1/t1>1/T1，從而提高了設(shè)計速度。
(3)關(guān)鍵路徑法
關(guān)鍵路徑是指設(shè)計中從輸入到輸出經(jīng)過的延時最長的邏輯路徑，優(yōu)化關(guān)鍵路徑是提高設(shè)計工作速度的有效方法。圖9中Td1>Td2，Td1>Td3，關(guān)鍵路徑為延時Td1的模塊，由于從輸入到輸出的延時取決于延時最長路徑，而與其他延時較小的路徑無關(guān)，因此減少Td1則能改善輸入到輸出的總延時。
在優(yōu)化設(shè)計過程中關(guān)鍵路徑法可反復使用，直到不可能減少關(guān)鍵路徑延時為止。許多EDA開發(fā)工具都提供時序分析器可以幫助找到延時最長的關(guān)鍵路徑，以便設(shè)計者改進設(shè)計。對于結(jié)構(gòu)固定的設(shè)計，關(guān)鍵路徑法是進行速度優(yōu)化的首選方法，可與其他方法配合使用。
在FPGA設(shè)計中，面積優(yōu)化實質(zhì)上就是資源利用優(yōu)化，面積優(yōu)化有多種實現(xiàn)方法，諸如資源共享、邏輯優(yōu)化、串行化，其中資源共享使用較多，下面舉例說明。
在利用FPGA設(shè)計數(shù)字系統(tǒng)時經(jīng)常遇到同一模塊需要反復被調(diào)用，例如多位乘法器、快速進位加法器等算術(shù)模塊，它們占用芯片資源很多，使系統(tǒng)成本及器件功耗大幅上升，因而使用資源共享技術(shù)能夠顯著優(yōu)化資源。圖10和圖11是資源共享的一個典型實例，由圖可見使用資源共享技術(shù)節(jié)省了一個多位乘法器，從而達到減少資源消耗、優(yōu)化面積的目的。
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